Stage : Atos recrute un Ingénieur développeur SystemVerilog basé en France.

Leader européen du High Performance Computing, Eviden délivre des solutions de Calcul Haute Performance parmi les plus performantes au monde afin de résoudre les problèmes scientifiques les plus complexes d’aujourd’hui et de demain.

Intégré(e) au cœur de nos équipes et rattaché(e) au département BDS R&D ASIC, vous ferez partie du groupe qui gère notre propre ferme de calcul haute performance.

Missions :

Au cours de cette aventure riche d’expériences, votre objectif principal sera celui de développer le code RTL d’une fonction d’un ASIC. En tant que développeur SystemVerilog, vous serez appelé à remplir les missions suivantes :

Spécifier l’une des fonctions d’un ASIC ;
Ecrire le code RTL de cette fonction ;
Le valider fonctionnellement et techniquement.

Dans le cadre de votre formation, nos experts vous initierons à l’apprentissage et l’utilisation des outils, technologies et méthodes suivants :

Base de donnée : Git & GitLab ;
Organisation de travail : Agile ;
Outils de simulation fonctionnelle et formelle ;
Qualité de code : Spyglass ;
Implémentation physique : Quartus et Design Compiler (ou autre).

Profil :

Ingénieur(e) en dernière année de cycle (5ème année) en électronique numérique ou dans un domaine connexe, dynamique, pro-actif(ve), curieux(se) et doté(e) d’une bonne capacité de travailler en équipe et d’un sens du relationnel avéré, vous disposez de bonnes compétences/connaissances techniques sur les technologies et domaines suivants :

SystemVerilog ou VHDL ;
La logique digitale ;
Flot de developemment d’un circuit intégré.

Durée du stage : 06 mois.

Stage : Atos recrute un Ingénieur développeur SystemVerilog basé en France.